En la frontera de la producción de chips se ve ya un mundo nuevo

El trabajo para mejorar y ampliar la litografía ultravioleta extrema (EUV), la tecnología con la que se fabrican los chips más avanzados del mundo, no ha terminado aún. La última edición del SPIE Advanced Lithography + Patterning 2024 ha servido para conocer dónde se encuentran los principales desafíos.

La española Jara García-Santaclara, gerente de producto EUV High-NA en ASML, expuso las dificultades que ha entrañado el diseño de la maquinaria de alta NA (numerical aperture, el equivalente al valor de apertura de la óptica de una cámara de fotos) que ha preparado la compañía para un cliente. Basta saber que su peso es similar al de dos aviones Airbus A320.

ASML ha necesitado una década para crear un sistema de alta NA, desde que comenzó a trabajar en ello en 2014. Según recoge Hank Hogan en su crónica para SPIE, García-Santaclara afirmó que no sólo había que tener éxito en la resolución, sino también en el rendimiento obtenido por la máquina y para ello hubo que solucionar el problema del campo de visión.

Los sistemas con baja NA tienen una apertura numérica de 0,33, mientras que en los de alta NA es de 0,55, para mejorar la resolución. Gracias a ello consiguen producir imágenes un 40% más pequeñas que los sistema con baja NA. El inconveniente es que esa NA más alta también reduce el campo de visión y para evitarlo, ASML ha implementado una técnica llamada costura.

Funciona de este modo: dos exposiciones de máscara modelan mitades separadas del chip con una pequeña superposición entre ellas. La costura exige un control extremadamente fino de la intensidad de la exposición y una precisión muy estricta, porque de lo contrario el área cosida sale defectuosa y el chip no funciona.

Se debate intensamente acerca de hasta cuándo se mantendrá la litografía EUV como la tecnología clave en el sector. Mark Slezak, presidente del proveedor de fotoprotectores JSR USA, afirma que “tenemos pista para 20 años”. También su antecesora, la litografía DUV, extendió su vida útil mucho más tiempo del que se esperaba, gracias a innovaciones como la litografía por inmersión y el uso de múltiples pases a través de escáneres. Hoy en día, la tecnología de alta NA podría ofrecer expectativas de desarrollo similares.

El principal problema se encuentra en las perspectivas de rendimiento y costes, según destaca Seog Kang, de Samsung, para quien el uso de patrones dobles con EUV de baja NA y de envases más avanzados podría bastar frente a las alternativas más caras que planteando la alta NA. En su opinión, la EUV tiene menos opciones de alargar su liderazgo en los chips de memoria, que tienen una gran variedad de células repetidas, que en los chips lógicos, cuyo diseño es mucho más aleatorio.

En última instancia, la durabilidad de la tecnología EUV podría depender de factores externos a la propia tecnología como las limitaciones de recursos y los obstáculos ambientales. Emily Gallagher, del IMEC, señala a la poderosa contribución al efecto invernadero de los gases que contienen flúor, de los que dependen la mayoría de los procesos de grabado en seco. La industria está tratando de eliminarlos, pero no va a ser sencillo. Curiosamente, quizás la solución acabe encontrándose “fuera de la industria de los semiconductores”.

Gallagher dice que las simulaciones demuestran que la transición hacia la litografía de alta NA reducirá las emisiones al eliminar pasos del proceso: en lugar de las dos pasadas a través de un escáner que requiere la NA EUV baja, las máquinas con NA EUV alta podrán lograr el mismo resultado en una sola pasada. El resultado ser una reducción de alrededor del 30% en las emisiones de gases de efecto invernadero.

imec.netzero

La gran propuesta de IMEC, el laboratorio belga que ha anunciado recientemente la apertura de una sede en Málaga, tiene también color: verde. La producción de semiconductores genera una huella de CO2 de aproximadamente 175 megatones, equivalente a las emisiones anuales de 30 millones de personas. Más del 70% de la huella de carbono generada durante la vida útil de un smartphone se remonta al proceso de fabricación, y en esa fase alrededor del 40% proviene de los chips, en concreto, de los procesos de litografía y grabado necesarios para su producción.

El proyecto imec.netzero plantea un modelo de fábrica virtual que calcula el consumo de energía, agua, minerales y emisiones de gases de efecto invernadero asociados a los diferentes procesos involucrados en la creación de chips. Optimizando la pila de capas de material utilizadas se logra una mejora del 60% de los procesos de grabado en seco. IMEC instaló un sistema que permite la recuperación del 70% hidrógeno para EUV.

Elizabeth Elroy, vicepresidenta global de EHS y sostenibilidad de Micron Technology, considera que la construcción de nuevas fábricas de obleas para satisfacer la creciente demanda irá acompañada de un esfuerzo de las fábricas más antiguas para reemplazar sus equipos, y ambas circunstancias representan una oportunidad para mejorar la sostenibilidad.

La investigadora principal del Instituto de Tecnología de Massachusetts (MIT), Anu Agarwal, defiende la convergencia de electrónica y fotónica como la vía para que la industria de la microelectrónica disminuya el consumo de energía cuando los dispositivos están en uso. Los nodos fotónicos pueden acoplarse a nodos electrónicos heredados para facilitar el intercambio de piezas modulares y las reparaciones más sencillas de componentes con ciclos de vida más largos.

El desafío del tamaño y el incremento del número de transistores por chip sigue siendo, en cualquier caso, el gran animador de la innovación en el ámbito de la producción de maquinaria. Inicialmente, la industria se dedicó al escalado geométrico, reduciendo el tamaño de las características de los transistores en chips mediante litografía y patrones mejorados.

Posteriormente, ha apostado por lo que se conoce como la cooptimización de diseño y tecnología (DTCO), que dio lugar a cambios en la disposición de las celdas estándar en chips y de los bloques de celdas. Según Anne Kelleher, vicepresidenta ejecutiva y directora general de desarrollo tecnológico de Intel, esa va a ser la tendencia dominante.

Kelleher predijo que la tendencia será la cooptimización de la tecnología del sistema. Anunció que Intel realizará pruebas de producto que demuestren que la herramienta de EUV NA alta que acaba de incorporar estará lista para su fabricación en 2025 y vinculó ese desarrollo a otros avances en el diseño, como la colocación de líneas metálicas que transportan la energía en la parte posterior del chip. Deberían dar como resultado un aumento del 10% en la utilización del área del chip y del 6% en el rendimiento y una reducción del 4% en la energía de conmutación. ¿Quién dijo que no había margen para seguir encontrando vías de aprovechamiento?

Es posible lograr avances adicionales con circuitos integrados heterogéneos, dispositivos formados por lo que en el pasado serían chips individuales, gracias a una nueva tecnología de embalaje capaz de reducir el consumo de energía 500 veces. Dentro de unos años, la longitud del pack puede ser aproximadamente la misma que la del nivel superior de metal en un chip. Esta convergencia es una señal de la desaparición de lo que en el pasado ha sido una firme división entre la fabricación de obleas y el embalaje posterior. Según Kelleher, “la línea entre el silicio y los envases avanzados se está desdibujando”.